Bahasa :
SWEWE Anggota :Login |Pendaftaran
Cari
Masyarakat ensiklopedia |Ensiklopedia Jawaban |Kirim pertanyaan |Pengetahuan kosakata |Upload pengetahuan
Sebelumnya 1 Berikutnya Pilih Halaman

Video Kontroler

Kontroler video secara umum didefinisikan oleh driver grafis DirectX atau modul kontroler video dilengkapi dengan platform antarmuka data display Chip, keberhasilan uji desain chip yang memainkan peran penting, perlu untuk memasukkannya ke dalam sub-modul terpisah. Dalam rangka untuk memperbaiki desain tingkat keberhasilan di awal desain menggunakan prototipe FPGA berbasis. FPGA prototyping platform untuk seluruh sistem yang ditunjukkan pada Gambar 1, platform ini dibagi menjadi dua bagian, desain hardware dan perangkat lunak berbasis decoding RISC CPU, dua bekerja sama, baik software maupun hardware decoding untuk memverifikasi hasil, dan dapat mempercepat seluruh decoding proses. 2 keluaran kontrol video diagram blok pada Gambar 1 H.264 decoder chip modul FPGA verifikasi prototipe platform yang GambarDesain modul

Kontrol Video prinsip modul dan analisis fungsi

Modul kontrol video output memiliki dua jam domain: jam sistem domain dan tampilan jam domain. Jam sistem frekuensi sesuai dengan jenis yang dipilih dari SDRAM menggunakan 166MHz tetap; Untuk resolusi 1280 × 720 TV definisi tinggi, frekuensi clock display dari 70 MHz dapat dipilih ladang di sekitar.

Jam sistem domain berisi dua antarmuka eksternal: 1, antarmuka sistem terutama terdiri dari sistem umpan balik atas mengirimkan perintah dan modul kontrol output; 2, antarmuka DRAM, termasuk bus didedikasikan modul kontrol data output sinyal diatur dalam DRAM meminta tampilan data citra.

Menunjukkan kontrol input sub-modul sistem jam domain (DISP Dalam Ctrl) pertama kali datang sistem StartDisp untuk menerima dan EndDisp sinyal untuk mengaktifkan atau menonaktifkan fungsi output display data video, juga mengeluarkan tampilan gambar bingkai sinyal lengkap (FrameDone), menggantikan sistem pemberitahuan informasi alamat dari suatu gambar (ImageAddress), Kedua, digunakan untuk mengeluarkan permintaan ke DRAM, data citra membaca yang akan ditampilkan melalui saluran data khusus, yang juga mengontrol modul input multiplexer (Input MUX), sehingga melengkapi menulis data ke dalam tugas chip SRAM, Akhirnya, modul untuk berinteraksi dengan informasi domain tampilan jam ke jam sinkronisasi domain modul display (CLK Domain Sync) memungkinkan transmisi sinyal (dispensasi Sys), mengendalikan pembukaan dan tampilan gambar Tutup. Lain sub-modul jam sistem domain - masukan multiplexer Chip modul dual-port SRAM memilih sesuai dengan aturan tertentu, mengontrol alamat memori, melengkapi data gambar display ditulis untuk tugas memori.

Domain clock eksternal yang terdiri dari tampilan perangkat tampilan antarmuka, yang terdiri dari sinyal kontrol untuk layar utama, dan data dikonversi telah selesai. Tampilkan jam domain berisi dua sub-modul, output multiplexer sub-modul (Output MUX), untuk realisasi pilihan SRAM dual-port dan kontrol alamat, membaca data gambar yang akan ditampilkan sesuai dengan aturan-aturan tertentu, juga untuk data dikemas. Output lain dari kontrol sub-modul adalah modul (DISP Out Ctrl), encoder TV untuk melaksanakan kontrol, sinyal YUV untuk konversi sinyal RGB dan untuk skala gambar digital, tampilan sinyal clock yang terdiri dari garis sinkronisasi, sinkronisasi frame, dan data gambar RGB, dll, juga mengontrol output modul multiplexer menampilkan data untuk membaca, akhirnya, itu adalah untuk berinteraksi dengan domain jam sistem, dengan transfer data antara dua jam domain.

Teknik khusus

Modul sinkronisasi domain Jam dirancang untuk fokus modul kontrol output, yang terutama bertanggung jawab untuk transmisi sinyal kontrol antara dua jam domain. Transmisi sinyal di jam domain desain lebih merepotkan, sehingga desain transmisi sinyal akan jatuh ke dalam dua kategori: data dan sinyal kontrol, dimana sinyal kontrol dilewatkan melalui sinkronisasi jam domain modul. Sinyal logaritmik perlu menyeberang jam domain transfer merampingkan solusi akhir hanya membutuhkan dua sinyal: sinyal WrDone dipancarkan oleh domain jam sistem, perhatikan jam domain menampilkan data dalam blok dual-port SRAM telah diperbarui, Anda dapat membaca dan output display; RdDone sinyal clock domain yang dipancarkan oleh layar, dual-port blok data SRAM dalam sistem notifikasi jam domain telah ditunjukkan untuk menyelesaikan, Anda dapat memperbarui data internal. Sinyal antara pengalihan jam domain yang berbeda perlu mengambil tindakan untuk menghilangkan negara metastabil (Metastabilitas), dan dapat mendaftarkan kait tingkat sinyal output, seperti yang ditunjukkan pada Gambar 3.

Gambar 3 jam metastabil sinyal domain persimpangan sirkuit pembatalan

4 hardware output video sub-modul blok diagram pada Gambar realisasi

Ada dua hal yang patut dicatat dirancang, pertama, sinkronisasi jam domain sirkuit harus ditempatkan dalam modul terpisah, alat terpadu untuk memastikan optimasi, waktu analisis benar, dan untuk memudahkan analisis dan debugging sirkuit, waktu yang sama, dalam rangka untuk membuat sinyal sasaran Jam akuisisi domain perubahan sinyal, desain sinyal kontrol yang dikirim menggunakan tingkat karakterisasi sinyal.

Sinyal lain yang akan ditransfer antara jam domain adalah sinyal data, sinyal data yang besar karena jumlah perubahan lebih cepat, sehingga mereka melewati pelaksanaan DPRAM dual port. Dual port DPRAM membaca dan menulis port yang diperlukan operasi pada alamat memori yang sama untuk memenuhi interval waktu tertentu, akan ada kesalahan transmisi data, dan bahkan menghancurkan sirkuit hardware. Oleh karena itu, untuk menghindari konflik DPRAM menulis, desain menggunakan "ping-pong" metode penyangga, dua akses alternatif DPRAM diterjemahkan data untuk kecerahan atau layar warna: Ketika layar membaca bagian data dari sistem DPRAM DPRAM menulis sepotong untuk data berikutnya yang akan ditampilkan ketika membaca data selesai, dua DPRAM akan ditukar. Ini bagian dari DPRAM umum 4 untuk mencapai, dua sinyal dua sinyal perbedaan warna lulus pencahayaan ditransmisikan.

Analisis berikut controller untuk menampilkan algoritma sub-modul output video diterapkan untuk konversi format, algoritma pengolahan citra dan perangkat keras skala mereka.

Format data tampilan analisis konversi

Menurut Sil 164 DVI sinyal encoding Chip, sementara video H.264 coding standar referensi yang diberikan YUV → RGB konversi format, algoritma konversi sehingga tetap digunakan dalam desain dari rumus berikut:

Setelah titik pada jenis pengobatan, dan metode menggunakan jumlah shift untuk mencapai konversi, seperti yang ditunjukkan dalam persamaan berikut:

Dalam desain hardware YUV, RGB sinyal adalah angka unsigned 8-bit menunjukkan, dengan menggunakan 12 variabel perantara untuk memastikan akurasi. Akhirnya, dalam kisaran 0 sampai 255 untuk perhitungan hasil proses kliping di RGB, dan eksponen dalam formula dicapai dengan membagi operasi pergeseran.

Analisis Algoritma

Untuk resolusi M × N dari gambar asli, nilai YUV semua titik sampling dapat M × N matriks order:

Pixels, di mana 0 ≤ m ≤ M, 0 ≤ n dengan f (m, n). Zoom pada gambar digital, dan esensinya adalah gambar resampling digital, dengan asumsi tinggi gambar digital asli dan lebar zoom zoom kelipatan yang S1 dan S2, maka sesuai dengan teorema sampling Nyquist, kita harus menggunakan horizontal dan vertikal periode sampling baru 740) this.width = 740 "border =" undefined "> asli gambar resampling digital. Gambar digital yang diperoleh setelah scaling f '(m', n '):

Dari persamaan di atas, skala dari bobot masing-masing digital citra rekonstruksi piksel f '(m', n ') adalah gambar digital asli dan setiap pixel. Penggunaan formula ini langsung ke desain hardware, perhitungan akan sangat besar. Untuk menyederhanakan desain kesulitan, penghematan biaya chip tidak dapat mempengaruhi kualitas gambar atas dasar persamaan di atas dapat disederhanakan. Direkonstruksi nilai piksel citra terutama tergantung pada nilai produk dari dua fungsi sampling. Menggunakan hanya nilai aktual sama dengan titik 1, titik terpenuhi. Penyederhanaan lebih lanjut dapat mengambil, melalui nomor tersebut dibulatkan untuk memberikan ekspresi disederhanakan: f '(m', n ') = f (m, n).

Implementasi Hardware

Desain proyek, layar perangkat dengan resolusi 1280 × 720 televisi definisi tinggi, keluaran TV high-definition dengan tampilan menggunakan cara pusat-blok gambar. Ketika data digital decode gambar ke layar televisi definisi tinggi yang baik, jika tidak setelah pengolahan citra scaling, pusat layar menampilkan debit baik diterjemahkan citra digital dengan hitam penuh di tempat lain. Zoom selama pengobatan, mengikuti aturan di atas. Pertama video controller diatur di depan output data modul progressive scan yang dikirim baik konversi format data, tidak nol maka RGB (yaitu, tidak hitam) data pixel per frame, dan berubah menjadi dua hukum progresif blok ukuran yang sama chip RAM cache, yang ditunjukkan pada Gambar 4.

Ia bekerja sama dengan DPRAM sebelumnya, data alamat dibaca di RAM1 atau RAM2, saat itu dapat diperoleh dengan nilai pixel dari baris dan kolom alamat alamat decoder, yaitu untuk memperoleh m, nilai n. The m, n nilai untuk skala unit pengolahan citra untuk mendapatkan data gambar baru dan alamat baru dengan skala pengolahan data gambar, dan kemudian menulis alamat diperoleh output dari decoder sesuai dengan alamat keluaran RAM3 Format progressive scan, alamat digunakan untuk menyimpan konversi format data. Akhirnya, mengkonversi data dari media penyimpanan bisa langsung output untuk menampilkan RAM3 diperlukan data RGB.

Bagian terakhir dr suatu karya sastra

Setelah desain selesai, modul pengendali video terintegrasi alat sintesis Synplify 7.6, Anda bisa mendapatkan frekuensi operasi 80.3MHz. Dan di sepanjang bagian depan modul decoding download ke FPGA berbasis 6000 Virtex-II Xilinx, dan mengintegrasikannya ke dalam platform verifikasi decoding H.264 video, frekuensi operasi hingga 34MHz, gambar pemutaran pada pengaruh televisi definisi tinggi bila dibandingkan Baik.


Sebelumnya 1 Berikutnya Pilih Halaman
Pemakai Ulasan
Belum ada komentar
Saya ingin komentar [Pengunjung (35.170.*.*) | Login ]

Bahasa :
| Periksa kode :


Cari

版权申明 | 隐私权政策 | Hak cipta @2018 Dunia pengetahuan ensiklopedis